M-Series扇出中介层技术

游戏天地 2025年09月02日 13:46 2 admin

扇出中介层技术简介

传统的单片芯片设计正在向创新的Chiplet架构转变。这种转变不仅仅是技术演进，更是对传统硅片缩放物理和经济局限性的根本回应。随着晶体管小型化收益递减以及先进制程节点制造成本急剧上升，行业已经接受了一种新的设计范式，即将复杂系统分解为较小的专用组件，这些组件可以分别制造然后再集成。推动这一转变的主要力量是对芯片间带宽需求的指数级增长，特别是在高性能计算应用和人工智能工作负载中。现代处理器需要在不同功能模块之间进行大量通信，无论是连接计算核心到高带宽存储器，还是实现专用加速器之间的通信。这种需求推动了传统封装技术的极限，并催生了对更精密集成解决方案的需求[1]。

图1：2019年到2024年各种商业产品在先进封装技术方面的演进，体现了芯片间带宽需求指数级增长所驱动的创新

M-Series扇出中介层技术（通常称为MFIT）代表了应对这些挑战的尖端解决方案。该技术平台为硅中介层提供了有吸引力的替代方案，特别是在处理超出传统方法实际极限的大规模集成需求时。虽然硅中介层在超过约2500平方毫米时制造变得越来越困难且经济可行性降低，但MFIT可以扩展到超过4000平方毫米，同时保持出色的电气性能和制造可靠性。

架构和结构设计

理解MFIT的架构需要检查其复杂的多层结构，该结构结合了有机和硅基技术的优点。该技术采用双面扇出结构，在提供出色热性能和电气性能的同时最大化布线密度。这种设计理念允许在单个封装中集成多个Chiplet、存储模块和其他组件，同时保持现代计算应用所需的高速互连。

图2：MFIT的示意图，包含嵌入式硅或RDL桥接、双面RDL、铜柱通孔(CPV)和安装到基板的顶面金属化层

MFIT的基础在于能够将专用桥接组件直接嵌入到中介层结构中。这些嵌入式桥接充当本地高密度互连中心，实现Chiplet之间的精细间距连接，而较大的中介层提供更广泛的连接和功率分布。该技术支持硅桥接和重分布层桥接，每种都根据具体应用要求提供不同的优势。铜柱通孔在MFIT架构中发挥重要作用，通过在中介层的顶面和底面之间提供垂直电连接。这些通孔被战略性地放置以确保稳健的功率传输和信号完整性，同时保持制造可靠性。双面重分布层结构允许复杂的布线模式，可以满足现代Chiplet设计的严苛互连要求。

制造工艺流程

MFIT的制造工艺代表了一系列复杂的操作，结合了先进的封装技术和创新的材料科学。工艺从使用临时键合和脱键合技术在玻璃载体上制备底面重分布层开始。这种方法为后续加工步骤提供了必要的机械稳定性，同时允许最终产品的最终释放。

图3：简化的MFIT工艺流程，包含(a)底面RDL和铜柱通孔(CPV)形成；(b)桥接芯片贴装；(c)过塑封和平坦化；(d)顶面RDL和微焊盘形成；(e)Chips-last键合、底填充、过塑封和研磨；(f)植球和切割

铜柱通孔形成代表了工艺中的关键早期步骤，因为这些结构必须精确定位并进行电学表征以确保正常功能。用于创建这些通孔的电镀工艺需要仔细控制电流密度、化学成分和时间，以实现必要的铜质量和尺寸精度。桥接芯片贴装遵循使用芯片贴装膜的精确放置协议，该膜提供机械键合和热界面特性。在此步骤中实现的定位精度直接影响最终产品的整体良率和性能。现代贴装设备可以实现几微米内的定位精度，但MFIT内置的自适应图案化技术允许芯片贴装具有更大的容差。过塑封和平坦化步骤在制造流程中具有多重目的。塑封化合物为嵌入式组件提供机械保护，同时为后续加工创建平坦表面。必须仔细控制平坦化工艺，以确保嵌入式桥接上的铜柱正确暴露而不损坏周围结构。

自适应图案化创新

MFIT中最重要的创新之一是自适应图案化技术的开发，这代表了半导体封装处理制造变化方式的范式转变。传统封装方法需要在组件放置和后续加工步骤上保持极其严格的公差，通常在几微米内。随着封装复杂性增加和嵌入式组件数量增长，维持如此严格的公差变得越来越困难和昂贵。

图4：自适应图案化工艺流程，用于为每个晶圆上的每个芯片生成独特的优化图案

自适应图案化通过使用制造过程中的设计技术来补偿自然工艺变化来解决这一挑战。该技术从高速光学扫描系统开始，精确测量每个嵌入式组件在放置和加工后的实际位置。该测量数据不仅捕获位置变化，还捕获制造过程中可能发生的旋转偏移。自适应图案化系统的核心是复杂的软件，该软件基于测量的组件位置为每个单独的中介层生成独特的优化布局。该软件必须实时解决复杂的布线优化问题，确保在适应组件放置的测量变化的同时维持所有电连接。

图5：自适应焊盘堆栈通过调整连续RDL层图案来补偿嵌入式桥接芯片偏移，同时保持UBM焊盘位置用于Chips-last Assembly

自适应焊盘堆栈技术代表了专为精细间距嵌入式桥接应用设计的自适应图案化的具体实现。这种方法允许连续的重分布层图案被"拉伸"或调整以保持与嵌入式组件的正确对齐，同时保持上层连接点在其设计位置。这种灵活性显著增加了桥接芯片放置的允许公差，如工艺规格所示，45微米间距应用允许正负40微米的位置变化和正负0.4度的旋转变化。

图6：自适应RDL图案的顶视图，包含(a)无芯片偏移，(b)东北芯片偏移，和(c)西南芯片偏移

信号和功率完整性性能

MFIT的电气性能已通过全面的信号和功率完整性分析得到充分验证，重点关注两个关键的高速接口：UCIe Advanced和HBM3e。这些分析代表了推动先进封装技术边界的实际应用场景。对于UCIe Advanced应用，该技术在高达32吉比特每秒的数据速率下展示出出色的信号完整性性能。嵌入式桥接设计利用复杂的地-信号-地布线模式，最小化相邻信号走线之间的串扰，同时保持受控阻抗特性。电压传递函数分析显示，在16吉赫兹奈奎斯特频率下的插入损耗小于0.5分贝，完全在高速数字通信的可接受范围内。

图7：(a)带有嵌入式RDL桥接的UCIe接口布局区域，和(b)没有额外VCCIO和VSS层的DCIR压降结果

图8：RDL桥接边缘处UCIe接口的横截面，包含(a)完整横截面的3D视图，和(b)RDL桥接和中介层边缘区域的2D横截面视图

功率完整性分析揭示了MFIT技术中可用的厚铜平面的优势。与在提供强大功率分布能力方面受限的硅中介层不同，MFIT可以为功率和地平面集成大量铜区域。这种能力对于像HBM3e这样的苛刻应用特别重要，需要以最小的电压降和噪声传输大电流。

图9：带有嵌入式RDL桥接的HBM3e接口布局区域

HBM3e接口评估展示了MFIT处理约1920个信号在高达9.6吉比特每秒数据速率下的能力。该应用所需的更大嵌入式桥接，尺寸为7.3×8.1毫米，展示了该技术在保持出色电气性能的同时的可扩展性。功率传输分析显示，即使在满载条件下，关键供电轨的最大直流电压降也仅为3.5毫伏。

技术优势和应用前景

M-Series扇出中介层技术为行业面临的大规模集成挑战提供了实用解决方案。嵌入式桥接技术、自适应图案化能力和稳健功率传输的结合使MFIT成为下一代计算系统的有吸引力平台。该技术能够在保持出色电气性能的同时扩展超出硅中介层的实际极限，使其适合人工智能、高性能计算和其他苛刻领域的未来应用。桥接设计的可重用性质和自适应图案化提供的灵活性与传统方法相比显著减少了开发时间和成本。自适应图案化技术特别值得注意，因为能够容忍更大的制造变化而不牺牲电气性能。这种能力在处理数十个嵌入式桥接和其他组件的下一代产品中变得越来越重要。该技术还使大面板格式（例如600×600毫米方形）的加工对于精细间距应用变得实用。MFIT在信号完整性方面的表现同样令人印象深刻。UCIe Advanced接口在32 Gbps下的串扰分析和眼图性能证明了该技术能够满足最严格的高速数字通信要求。同样，HBM3e接口的评估展示了在处理大量高速信号的同时保持信号质量的能力。制造工艺的创新，特别是无掩模激光直接成像（LDI）光刻技术的使用，为大面积RDL提供了显著优势，无需reticle拼接。这种能力允许跨整个区域的连续RDL特征，这对于大型中介层尺寸特别有利。

参考文献

[1] C. Bishop, J. Kellar, A. Hoetker, R. Sanden, M. Laliberte, D. Anzola, and A. Kumar, "M-Series Fan-Out Interposer Technology (MFIT) – Scaling up for HPC & AI," in 2025 IEEE 75th Electronic Components and Technology Conference (ECTC), San Francisco, CA, USA, 2025, pp. 515-521, doi: 10.1109/ECTC51687.2025.00091.